Seminar SAT-basierte Verfahren im Schaltungsentwurf - Sommersemester 09
Literatur
| Liste möglicher Themen: * Craig-Interpolation basierend auf Proofs of Unsatisfiability (siehe u.a. Handbook of Satisfiability, edited by: A. Biere, M. Heule, H. Van Maaren and T. Walsh) * Logikoptimierung durch Craig-Interpolation (Lee, Jiang, Huang, Mishenko: Scalable exploration of functional dependency by interpolation and incremental SAT solving (ICCAD 2007)) * Logikdekomposition basierend auf SAT und Craig-Interpolation (Lin, Jiang, Lee: To SAT or Not to SAT: Ashenhurst Decomposition in a Large Scale (ICCAD 2008)) * Logikoptimierung basierend auf Don't-Care-Berechnungen und Craig-Interpolation (Mishchenko, Brayton, Jiang, Jang: Scalable Don't Care Based Logic Optimization and Resynthesis (FPGA 2009)) * AIG-Rewriting und Technology-Mapping zur Vorverarbeitung von SAT-Instanzen (Een, Mishchenko, Sörensson: Applying Logic Synthesis for Speeding Up SAT (SAT 2007)) * QBF-basiertes Technology Mapping für FPGAs (Ling, Singh, Brown: FPGA Logic Synthesis using Quantified Boolean Satisfiability (SAT 2005)) * Erweitertes Verfahren zum QBF-basierten Technology Mapping (Safarpour, Veneris, Baeckler, Yuan: Efficient SAT-based Boolean Matching for FPGA Technology Mapping (DAC 2006)) * QBF-basiertes Debugging (Ali, Safarpour, Veneris, Abadir, Drechsler: Post-Verification Debugging of Hierarchical Designs (ICCAD 2005)) * Optimierung von DPLL für Schaltkreise mit arithmetischen Komponenten (Wedler, Stoffel, Kunz: Arithmetic reasoning in DPLL-based SAT solving (DATE 2004)) * Backes, Fett, Riedel: The Analysis of Cyclic Circuits with Boolean Satisfiabbility (ICCAD 08) |